科学家开发超短沟氧化铟晶体管，器件开态电流在1-3nm超越所有已知半导体材料，主要基于原子层沉积技术

“该工作展示了使用原子层沉积技术的氧化铟薄膜晶体管的前景和潜力。有望在半导体器件领域产生重大影响，并可能在未来实现 3D 单片集成电路。”对于上海交通大学电子工程系副教授司梦维及合作者的最新 Nature 子刊论文，审稿人给予较高评价。Nature Electronics News and Views 则评价称：“该研究是使用亚 5nm 技术开发可微缩晶体管的重要一步。”

图 | 司梦维（来源：司梦维）

研究中，司梦维和其博后导师美国普渡大学电气与计算机工程系教授叶培德等人，开发出一款基于原子层沉积技术的高性能超短沟氧化铟晶体管，实现了沟道长度低至 8nm、沟道厚度低至 0.5nm、等效栅介质厚度低至 0.84nm 的氧化铟晶体管器件，得到的最大电流超过 3 A/mm、最大跨导 1.5S/mm，器件开态性能在 1-3nm 尺度超过硅、砷化镓、二维半导体等已知全部半导体材料。

此次研发的原子层沉积氧化铟晶体管技术，在 CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）逻辑集成电路、单芯片三维集成、DRAM 存储器（Dynamic Random Access Memory，动态随机存取存储器）、3D 计算机闪存设备闪存、平面显示等领域有着广泛的应用前景。

司梦维表示，该原子层沉积超薄沟道、以及等效栅介质厚度的微缩技术，能提升半导体器件的栅极控制力，也可极大增强对短沟道效应的免疫力，为未来 3nm 节点后的超短沟晶体管器件提供技术方案。

该研究的背景在于，过去几十年集成电路技术发展的根本驱动力，在于缩小集成电路中基本单元的晶体管器件的尺寸，借此来提升晶体管密度。

然而，传统硅基场效应晶体管在尺寸微缩上已面临极限。因此，新材料、新器件和新工艺，是持续提升集成电路系统性能的重要技术途径。

其中，在超薄沟道中实现高电流密度，是集成电路中晶体管尺寸微缩的关键。但在目前，仍需解决高性能材料生长、欧姆接触、栅介质与半导体界面等一系列基础科学问题。

图 | 高性能超短沟原子层沉积氧化物半导体晶体管（来源：Nature Electronics）

基于此在该研究，司梦维等人提出若干实现高性能氧化物薄膜晶体管的新思路：

• 其一，使用氧化铟、或高铟含量的氧化物半导体薄膜，以此来提升迁移率；

• 其二，充分利用 ALD（Atomic layer deposition，原子层沉积）薄膜单原子层厚度控制、以及原子尺度表面光滑的特性，去实现超薄薄膜；并利用纳米尺度超薄薄膜抑制结晶的特性，形成非晶态的氧化铟薄膜，以此提升薄膜的均匀性与稳定性；

• 其三，在超薄薄膜中利用量子限制效应调控薄膜的能带结构，从而有效调控薄膜的载流子浓度。

相比传统溅射沉积，原子层沉积有着高迁移率、原子尺度的光滑表面、高均匀性与均一性、低缺陷密度等优势，是未来实现高性能半导体沟道的重要方法。

同时，基于自底向上的低温原子层沉积工艺，氧化物半导体晶体管技术也具有 CMOS 后端工艺的兼容特性，从而可为集成电路单芯片三维集成提供有效的技术方案。

2 月 21 日，相关论文以《使用原子层沉积制造的按比例缩放的氧化铟晶体管》（Scaled indium oxide transistors fabricated using atomic layer deposition）为题，发表在 Nature Electronics 上。

图 | 相关论文（来源：Nature Electronics）

其中，普渡大学为第一作者单位，上海交通大学为第二作者单位。司梦维担任第一作者，普度大学叶培德教授为通讯作者。在加入上海交大之前，司梦维曾在叶培德课题组担任博士后。

特定条件下，器件开态性能超越所有已知半导体材料

对于晶体管器件来说，最关键的指标之一在于器件的开态电流密度。要想实现高速、高密度、低功耗逻辑与存储集成电路，以及实现高分辨率、高刷新率显示面板、功率电子器件等应用，高开态电流密度是不可或缺的。

以导电性质来分类，电子材料的可以分为：金属、半导体和绝缘体。其中，半导体材料可通过场效应调控在“金属态”和“绝缘态”间切换，这也是场效应晶体管（FET，Field Effect Transistor）的基本原理。然而，受到自身载流子浓度的限制，很难让半导体材料获得非常高的电流密度。

针对这一问题，叶培德和司梦维最初的想法是：金属材料由于高导电性，是实现高电流密度的最佳材料。但是，金属材料只能处于导电状态，所以能否通过某种手段对金属材料进行调控，从而获得高电流密度？

最终，他们找到的答案是氧化物半导体这种类似于金属的材料，像氧化铟、氧化铟锡类的材料也常常被称为导电玻璃，因此他们的思路是利用量子限制效应，去调控这种导电性非常高的材料的能带结构，即利用薄膜的厚度对沟道半导体中电子的势阱进行调控，借此改变电子的能级结构，从而在保留超高载流子浓度的同时、获得足够高的开关比，最终即可获得高性能器件，比如高开态电流的晶体管器件。

图 | 超薄沟道氧化物薄膜晶体管的 ALD 工艺（来源：Nature Electronics）

为获得上述调控厚度的能力，叶培德和司梦维等人开始研发氧化铟材料的原子层沉积技术。作为一种变相的化学气相沉积的工艺方法，原子层沉积（atomic layer deposition, ALD）通过将气相前驱体脉冲交替地通入反应器，在衬底表面化学吸附并发生化学反应，从而形成沉积膜。据悉，基于 ALD 可以实现单原子尺度的厚度控制，因而能在纳米尺度对薄膜电学性质进行调控。

基于上述 ALD 氧化铟的原子层沉积工艺，该团队进行了器件制造工艺的优化，最终实现了沟道长度低至 8nm、沟道厚度低至 0.5nm、等效栅介质厚度低至 0.84nm 的氧化铟晶体管器件，得到最大电流超过 3A/mm、最大跨导 1.5S/mm，器件开态性能在 1-3nm 尺度超过硅、砷化镓、二维半导体等所有已知半导体材料。

图 | ALD 氧化物半导体晶体管的沟道厚度微缩（来源：Nature Electronics）

三大潜力应用：高性能显示面板、DRAM 存储器、三维集成电路

该成果的第一个应用前景在于高性能显示面板中的 OLED（Organic Light-Emitting Diode，有机电激光显示）驱动。目前，OLED 主要被低温多晶硅驱动，迁移率大约 80 cm2/V⋅s，但因其带隙宽度较小只有大约 1.1eV，所以关态漏电较高。而氧化物半导体带隙宽度大于 3eV，所以漏电极低。

目前，产线中的氧化物半导体迁移率较低，大概在 10-30cm²/V⋅s。而该研究实现了基于原子层沉积工艺的高迁移率氧化物半导体技术，迁移率大于 80cm²/V⋅s。因此有望改进现有基于等离子体增强化学的气相沉积法工艺的低温多晶硅、以及基于溅射沉积铟镓锌氧化物半导体的薄膜晶体管技术。

图 | ALD 氧化物半导体晶体管的等效栅介质厚度微缩（来源：Nature Electronics）

另一个应用前景在于 DRAM 存储器。近年来，传统电容式 1T1C DRAM 的存储电容限制问题、以及晶体管关态电流增大问题，随着尺寸微缩而愈发显著，这导致其无法持续满足 64ms 的刷新时间的要求，进而导致传统电容式 DRAM 的进一步微缩面临挑战。

鉴于铟镓锌氧化物等氧化物半导体晶体管具有极低的关态电流，该技术有望成为降低 DRAM 漏电、满足保持特性要求的解决方案。据介绍，DRAM 存储器必须采用三维结构与三维集成实现高存储密度，但是传统铟镓锌氧化物的溅射沉积方法，很难在三维结构表面形成均一的半导体薄膜，因此在面向三维结构器件与三维集成的应用中存在挑战。

而 ALD 是集成电路芯片制造的核心工艺技术之一，例如实现先进节点 CMOS 晶体管的高 k 栅介质、3D V-NAND 存储器的金属栅极、DRAM 高纵深比沟槽电容的栅介质等。所以，结合 ALD 技术的产业化基础、氧化物半导体高迁移率以及低漏电特性、ALD 氧化物半导体工艺的发展，ALD 氧化物半导体器件技术在未来 DRAM 存储器技术中有着良好的应用前景。

第三个应用前景是在三维集成电路上。目前在集成电路芯片制造领域，亟需可以实现单片三维集成的器件工艺技术。因为氧化物半导体有着高迁移率、低漏电以及后端工艺兼容等优势。同时，基于 ALD 工艺的氧化物半导体比如本研究中的氧化铟薄膜，有着低热预算（< 300℃）、高迁移率、原子尺度表面光滑、晶圆尺度的均匀性、均一性等优势。而 ALD 技术由于表面自限制的生长机理，可在三维结构中生长均一的薄膜，因此也是实现三维器件结构、三维集成架构的关键技术。

在后续研究中，司梦维及合作者计划推动 ALD 氧化物半导体薄膜以及器件技术应用于平面显示、高性能 DRAM 存储器、三维集成电路等领域。

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参考：

1、Si, M., Lin, Z., Chen, Z. et al. Scaled indium oxide transistors fabricated using atomic layer deposition. Nat Electron 5, 164–170 (2022). https://doi.org/10.1038/s41928-022-00718-w